RISC-Processor-design/Pipeline-IITB_RISC at main · shubhangb97/RISC-Processor-design

Name		Name	Last commit message	Last commit date
parent directory ..
db		db
incremental_db		incremental_db
output_files		output_files
simulation/modelsim		simulation/modelsim
DUT.vhd		DUT.vhd
DUT.vhd.bak		DUT.vhd.bak
InstrFetch.vhd		InstrFetch.vhd
InstrFetch.vhd.bak		InstrFetch.vhd.bak
PC.vhd		PC.vhd
PC.vhd.bak		PC.vhd.bak
RegisterBank.vhd		RegisterBank.vhd
RegisterBank.vhd.bak		RegisterBank.vhd.bak
SE10.vhd		SE10.vhd
SE10.vhd.bak		SE10.vhd.bak
SE7.vhd		SE7.vhd
alu2.qpf		alu2.qpf
alu2.qsf		alu2.qsf
alu2.qws		alu2.qws
alu2.vhd		alu2.vhd
alu2.vhd.bak		alu2.vhd.bak
alu2_description.txt		alu2_description.txt
alu2_nativelink_simulation.rpt		alu2_nativelink_simulation.rpt
and_ir.vhd		and_ir.vhd
beq_comp.vhd		beq_comp.vhd
beq_comp.vhd.bak		beq_comp.vhd.bak
branch_null.vhd		branch_null.vhd
branch_null.vhd.bak		branch_null.vhd.bak
data_forward_control.vhd		data_forward_control.vhd
i1reg.vhd		i1reg.vhd
i1reg.vhd.bak		i1reg.vhd.bak
i2reg.vhd		i2reg.vhd
i2reg.vhd.bak		i2reg.vhd.bak
i3reg.vhd		i3reg.vhd
i3reg.vhd.bak		i3reg.vhd.bak
i4reg.vhd		i4reg.vhd
i4reg.vhd.bak		i4reg.vhd.bak
i5reg.vhd		i5reg.vhd
i5reg.vhd.bak		i5reg.vhd.bak
inst_dec.vhd		inst_dec.vhd
inst_dec.vhd.bak		inst_dec.vhd.bak
mem1.vhd		mem1.vhd
mem1.vhd.bak		mem1.vhd.bak
mem2.vhd		mem2.vhd
mem2.vhd.bak		mem2.vhd.bak
penc.vhd		penc.vhd
penc.vhd.bak		penc.vhd.bak
stall_control.vhd		stall_control.vhd
stall_control.vhd.bak		stall_control.vhd.bak
zp.vhd		zp.vhd

Provide feedback