计组大作业：使用 Verilog 语言和 Xilinx Basys3 FPGA 板实现单周期和多周期 CPU .
2024.12.23 17:40 || 用 cpp 为多周期写了一个 MIPS 汇编器 , 但发现问题：原来的 I 型指令有一部分启用了 Funct 字段，需要修改。
2024.12.23 20:40 || I 型指令问题已解决，修改了部分指令的机器码。新的问题：控制信号有一些不妥的地方，如 jal 等到 WB 才跳回 IF（ jr 和 jal 都可以在 ID 之后跳回 IF），halt 指令没有使 PC_EN 变为0。这些问题导致控制信号的 DFF 需要大改，重新构建信号表达式。这问题今天不想搞了，明天再说。
2024.12.25 18:06 || 目前似乎已经解决所有问题，但还未校验汇编代码的正确性。